关键漏洞信息 漏洞标题 Improper mstatus.SUM bit retention (non-zero) in the open-source RISC-V processor Rocket-Chip violates privileged spec constraints, enabling potential physical memory access attacks. 发现者 Fanyun Shu, Jian Wang, School of Information and Communication Engineering, University of Electronic Science and Technology of China (UESTC) 弱点的一般解释 问题源于mstatus.SUM控制位和satp.MODE模式的不当组合，违反了硬件规范中的特权管理逻辑。 当satp.MODE设置为0（Bare模式，禁用地址转换）时，SUM位应为只读0，但其有效性受satp.mode域影响。 在Bare模式下，未强制执行SUM=0约束会导致不安全的权限状态，允许意外的内存访问组合，导致不正确的访问控制和授权。 发现上下文 在对Rocket-Chip进行动态验证时，模糊测试暴露了特权状态实施中的关键缺陷。 测试序列将satp.MODE切换到Bare，同时保留mstatus.SUM=1，直接违反RISC-V规范3.1.6.3和10.1.1.2。 漏洞类型 Insecure Permissions 影响类型 Code execution, Information Disclosure 受影响的产品代码库 Rocket-Chip: The Berkeley Open-Source RISC-V Processor commit f517abb及之前版本 示例代码